fully customisable 가능한 64비트 RISC-V 제품군 코어에 내장되어 있고 메모리 집약적인 애플리케이션을 위한 Gazzillion Misses는 off-chip 메모리에 액세스할 때 latency 문제를 방지하는 데 도움이 됩니다.

기존 프로세서는 "stop-and-go" 작동 모드를 따릅니다. 아래 그림은 6단계 파이프라인을 따라 흐르는 세 가지 로드 명령(보라색)을 보여줍니다. "A" 단계(ALU/주소 생성) 이후 로드에서는 cache miss("M", 빨간색 상자)이 발생합니다. 프로세서는 메모리에 요청하고 계속 처리합니다. 그러나 4개 명령어 이후의 다음 cache miss 시 프로세서는 더 많은 메모리 요청을 발행할 수 없으므로 계속 진행하기 전에 첫 번째 miss의 데이터가 메모리에서 반환될 때까지 기다려야 합니다. 실제로 프로세서는 아래 예에서 약 400 clock cycle 동안 대기 상태가 됩니다.

대조적으로, Semidynamics Gazzillion기술을 사용하면 프로세서가 메모리 시스템에 최대 128개의 요청을 보낼 수 있는 반면, 다른 코어는 매우 적은 cache miss 만 허용할 수 있습니다. 이는 cache miss가 처리되는 동안 프로세서가 유용한 처리를 계속 수행함을 의미합니다. 아래 그림은 프로세서가 메모리 액세스가 완료될 때까지 기다리기 전에 최대 128개의 누락이 메모리 시스템에 전송될 수 있는 방법을 보여줍니다. 이 경우 첫 번째 cache miss가 해결되는 시점에 매우 가까운 시점에 stop이 발생하므로 유휴 시간이 거의 0으로 줄어듭니다.

이전 설명을 관점에서 설명하기 위해 아래 그림에서는 Atrevido 및 Avispado 코어의 Gazzillion 기술을 시장에서 사용 가능한 다른 인기 코어와 비교합니다.

그림에서 가로 축은 각 코어의 사이클당 폐기/발행된 명령 수를 나타내고, 세로 축은 각 코어가 지원하는 최대 outstanding misses 수를 나타냅니다.

Atrevido와 Avispado는 RISC-V 여부에 관계없이 각각 최대 64회 또는 128회 미스를 처리할 수 있는 능력으로 다른 모든 코어보다 우수하다는 것을 알 수 있습니다.