(RISCV64GCV)
(AXI/CHI)
사용 가능한 확장
맞춤형 옵션
추가 정보
Avispado pipeline
Configuration
- Cycle당 2개의 명령어를 Decodes
- In-Order issue
- Gazzillion Misses™
- Unaligned 엑세스를 위한 직접적인 하드웨어 지원
맞춤형
- 8KB 부터 32KB 확장 가능한 Instruction 캐쉬
- 8KB 부터 32KB 확장 가능한 Data 캐쉬
- Branch Predictor
Target Markets
머신 러닝
작은 면적과 전력을 갖춘 Avispado 코어는 기계 학습을 목표로 하는 에너지에 민감한 SOC에 이상적입니다.
만약 당신의 SoC가 Machin Learning 시장을 목표로 하고 있다면 Avispado의 작은 설치 공간과 RISC-V 벡터 장치(1.0)와 통신할 수 있는 기능이 결합되어 목표에 완벽하게 적합합니다.
Gazzillion 기술과 결합된 Avispado는 텐서 weight의 매우 높은 sparsity를 처리할 수 있어 높은 에너지 효율성을 보여줍니다.
Recommendation Systems
Gazzillion 기술은 DataCenter Machine Learning의 핵심 부분인 Recommendation System을 위해 특별히 설계되었습니다.
Avispado당 수백 개의 캐쉬 miss 를 지원함으로써 대규모 실리콘 투자 없이 highly sparse 데이터를 컴퓨팅 엔진에 원활하게 전달하는 SoC를 구축할 수 있습니다.
64-bit 코어
가장 까다로운 작업 부하에 대비한 Avispado는 64비트 기본 데이터 경로로 대용량 메모리를 지원합니다. 완전한 MMU 지원을 통해 Avispado는 다중 처리를 포함하여 Linux에서도 사용할 수 있습니다.
Vector Ready
Avispado는 RISC-V 벡터 사양 1.0과 Semidynamics사의 Open Vector Interface를 지원하므로 사용자 정의 벡터 장치와 Semidynamics 제품 사용 중에서 자유롭게 선택할 수 있습니다.
벡터 명령어는 많은 계산을 조밀하게 인코딩하므로 높은 에너지 효율성을 보여줍니다.
Vector Gather 명령은 Sparse 텐서 weights을 효율적으로 지원하여 machine learning workload를 돕습니다.
멀티프로세서 ready
Avispado는 캐시 일관성이 있는 멀티프로세싱 환경을 지원합니다. 기본 CHI 인터페이스는 필요에 따라 AXI에 맞춰 customization될 수 있습니다.
2개, 4개 또는 수백 개의 코어 등 Avispado는 Next SOC를 위한 준비가 되어 있습니다.
Avispado 테스트 Chip
사진은 4개의 Avispado RISC-V 코어를 포함하는 25mm2 GF22FDX 테스트 칩을 보여줍니다(북동쪽의 4개 블록 내부, 각 블록에는 Avispado 코어, L2, 벡터 장치 및 NOC 크로스포인트가 포함되어 있음).
이 테스트 칩은 European Processor Initiative의 맥락에서 수행되었습니다. (자세한 내용을 보려면 여기를 클릭하세요)